01-2005_087-089.pdf

P O D Z E S P O Ł Y

Koniec ery 5 V,

część 4

Ukryte pułapki

Czy podczas łączenia układów cyfrowych możemy napotkać na

jakieś przykre niespodzianki? Cóż może się stać dziwnego z

układami, które pracują tylko dwustanowo? Wielkiej filozofii

przecież w tym nie ma.

Jak mogliśmy się wcześniej przekonać, współczesne układy

cyfrowe nafaszerowane są różnymi udoskonaleniami, które nie

mają nic wspólnego z realizowanymi funkcjami logicznymi, ale

z elektrycznego punktu widzenia nie są obojętne.

W drugiej części artykułu za-

poznaliśmy się z różnego rodzaju

udoskonaleniami i zabezpieczeniami

stosowanymi we współczesnych ukła-

dach cyfrowych. Były to obwód Bus-

Hold , Series Damping Resistor , zabez-

pieczenia Live Insertion . Ze względu

na dużą wrażliwość układów CMOS

na zakłócenia elektrostatyczne (ESD

- Electrostatic Discharge ), często

uwzględnia się również w ich struk-

turze dodatkowe elementy zabezpie-

czające. Musimy jednak pamiętać o

tym, że istnieje możliwość uszkodze-

nia układów CMOS poprzez zwy-

czajne dotknięcie ich końcówek ręką.

Przykładowe rozwiązania zabezpie-

czeń przedstawiono na rys. 18 . Jedną

z prostszych metod, przy tym wystar-

czająco skuteczną, jest umieszczenie

diod zwierających wejścia do masy

i do plusa zasilania. W przypadku

pojawienia się zbyt wysokiego napię-

cia na wejściu (może to być np. na-

pięcie elektrostatyczne przyłożone do

końcówki układu), jest ono zwierane

przez diodę D1 do V CC (rys. 18a), na-

tomiast ujemne napięcie jest zwiera-

ne do masy przez diodę D2. Nieste-

ty, takie rozwiązanie z założenia wy-

klucza możliwość doprowadzania do

wejścia układu sygnałów o wartości

większej niż V CC +0,5 V. Układ taki,

jeśli będzie zasilany napięciem 3,3 V

lub niższym, nie będzie się więc

nadawał do współpracy z układami

5-woltowymi. W układach rodziny

ABT zmodyfikowano to zabezpiecze-

nie, umieszczając zamiast diod D1 i

D2 dodatkowe tranzystory (MOS lub

bipolarne) T1 i T2 (rys. 18b). Pracu-

ją one w konfiguracji diody Zenera,

zabezpieczając wejście jednocześnie

przed nadmiernymi napięciami dodat-

nimi i ujemnymi. W tym przypadku

nie dochodzi do zwierania sygnału

wejściowego do plusa zasilania, tym

samym układ toleruje sygnały wej-

ściowe o napięciu wyższym niż V CC .

W praktyce napięcie jest ograniczane

do wartości napięcia Zenera, czyli

ok. 7 do 10 V.

Funktory logiczne, choć stworzo-

ne do realizacji funkcji boolowskich,

są w rzeczywistości najzwyklejszymi

układami elektrycznymi poddającymi

się wszelkim prawom teorii obwo-

dów, w szczególności prawom Kirch-

hoffa. Niesie to za sobą określone

konsekwencje. Zostaną one przedsta-

wione poniżej.

skonstruowany (np. serii ALVC) nie

będzie więc tolerował napięć wej-

ściowych wyższych, niż V CC +0,5 V.

Układ bus-hold został zmodyfikowany

w serii LVT ( rys. 19b ). Wprowadzo-

no tu dodatkową diodę Schottky’ego,

włączoną szeregowo z górnym tran-

zystorem tak, aby wykluczyć zwie-

ranie sygnału wejściowego do V CC .

Układy LVT tolerują napięcia wej-

ściowe wyższe niż V CC .

Stopnie wyjściowe układów

CMOS. Tolerancja napięciowa nie do-

tyczy tylko obwodów wejściowych. W

wielu przypadkach (bufory, transce-

ivery, interfejsy magistral) do wyjścia

układu cyfrowego może być również

doprowadzone napięcie wyższe od

napięcia zasilającego. Typowy stopień

wyjściowy układu CMOS przedsta-

wiono na rys. 20a . Wewnętrzna dioda

znajdująca się między źródłem i dre-

nem górnego tranzystora może spo-

wodować niepożądany przepływ prą-

du w przypadku, gdy do wyjścia zo-

stanie doprowadzone napięcie wyższe

niż V CC . Praca układu zostanie więc

zakłócona, a w najgorszym przypad-

ku może nawet dojść do jego uszko-

dzenia. Niebezpieczeństwa takiego nie

Łączenie układów

wielonapięciowych - o czym

trzeba pamiętać?

Układ Bus-Hold - niestety, podob-

nie jak w omawianych wyżej ukła-

dach zabezpieczających przed ESD, i

tu między źródłem i drenem górne-

go tranzystora występuje wewnętrz-

na dioda zwierająca zbyt wysokie

napięcie wejściowe do plusa zasi-

lania ( rys. 19a ). Układ cyfrowy tak

Rys. 18. Przykładowe rozwiązania zabezpieczeń wejść układów CMOS

przed wyładowaniami elektrostatycznymi

Elektronika Praktyczna 1/2005

P O D Z E S P O Ł Y

Rys. 19. Układ bus-holda: a) klasyczny, b) zmodyfikowany

ście jest w stanie wysokim ( rys. 22 )

- jedynie przez kilkuomowe rezystan-

cje włączonych tranzystorów.

Na szczęście producenci układów

cyfrowych pomagają użytkownikom

zwalczać niepożądane przypadki opi-

sane wyżej, a trudne do przewidze-

nia na etapie projektowania aplika-

cji. Jedną z metod jest zaopatrywa-

nie układów w stopień wyjściowy

typu Auto 3-State . Jest tak np. w

przypadku serii ALVT. Wyjście tego

typu przedstawiono na rys. 23 . Zasa-

da działania opiera się na ciągłym

porównywaniu napięcia występujące-

go na końcówce wyjściowej układu

z wartością napięcia zasilającego. Re-

alizuje to odpowiednio zaimplemen-

towany komparator. Jeśli w chwili,

gdy wyjście znajduje się w stanie

aktywnym zostanie do niego dopro-

wadzone zewnętrzne napięcie wyż-

sze niż V CC , to komparator przełączy

stopień wyjściowy w stan wysokiej

impedancji. Przeciwstawnie włączone

diody Schottky’ego zapobiegają niepo-

żądanemu przepływowi prądu. Dzięki

temu, ani zabezpieczany układ, ani

inne elementy systemu nie ulegają

uszkodzeniu. Należy się jednak li-

czyć z tym, że w chwili zadziałania

komparatora na wyjściu układu wy-

stąpi stan logiczny nie zawsze odpo-

wiadający oczekiwanemu. Pamiętajmy

jednak, że jest to sytuacja awaryjna,

która w normalnych warunkach pra-

cy nigdy nie powinna mieć miejsca.

Wyjście Auto 3-State jest, jak sama

nazwa wskazuje, typu 3-stanowego,

nie może być do niego dołączany

rezystor podciągający (w szczególno-

ści wejście bus-hold ).

Ostrzeżenia opisane wyżej powin-

ny skłaniać konstruktorów do po-

dejmowania przemyślanych decyzji

związanych z doborem układów cy-

frowych w swoich projektach, szcze-

gólnie w przypadku systemów wielo-

będzie w przypadku układów NMOS,

których stopień wyjściowy przedsta-

wiono na rys. 20b .

Stopnie wyjściowe typu Open Col-

lector lub Open Drain - stopnie wyj-

ściowe typu „ Open Collector ” ( rys. 21 )

stosowane w układach bipolarnych i

Open Drain stosowane w układach

CMOS stanowią bardzo wygodne roz-

wiązanie problemu tolerancji wysokie-

go napięcia wyjściowego. Do takich

wyjść można doprowadzać dosyć wy-

sokie napięcia, ograniczone jedynie

wartością napięcia przebicia kolektor-

-emiter lub źródło-dren. Na ogół jest

to kilkanaście do kilkudziesięciu wol-

tów. Trzeba jednak pamiętać, że w

tym przypadku musi być stosowany

zewnętrzny rezystor podciągający. Jego

wartość będzie miała wpływ na szyb-

kość działania układu. Dla uzyskania

dużych prędkości konieczne będzie

użycie rezystora o małej wartości, a

to spowoduje wzrost mocy rozprasza-

nej przez układ.

Niebezpieczeństwo przepływu prą-

du pomiędzy liniami zasilającymi np.

od +5 V do +3,3 V (lub niższych),

a także do masy. Z wcześniejszych

rozważań wiemy już, że w przypad-

ku połączenia ze sobą wyjść ukła-

dów zasilanych napięciem 3,3 V i

5 V, wewnętrzna dioda między źró-

dłem i drenem górnego tranzystora

stopnia wyjściowego może być przy-

czyną przepływu prądu od linii za-

silającej +5 V, do zasilania 3,3 V. W

efekcie, napięcie na linii zasilania

3,3 V może wzrosnąć na tyle, że nie

„wytrzymają” tego układy przewi-

dziane do zasilania tym napięciem.

W najgorszym przypadku może dojść

do uszkodzenia elementów, w najlep-

szym zaś odczujemy znaczny wzrost

mocy rozpraszanej. Uwaga! Taki prze-

pływ prądu jest możliwy nawet wte-

dy, gdy wyjście układu znajduje się

w stanie wysokiej impedancji (prąd

płynie przez wewnętrzną diodę).

To jeszcze nie koniec groźnych

sytuacji. Analogiczny przepływ prądu

pomiędzy różnymi liniami zasilający-

mi, mogący uczynić liczne spustosze-

nia w systemie, może wystąpić także

wtedy, gdy na połączonych ze sobą

wyjściach układów zasilanych różny-

mi napięciami wystąpi jednocześnie

stan wysoki. Choć taka sytuacja w

dobrze zaprojektowanym systemie

nie powinna wystąpić, to jednak jest

możliwa, tym bardziej, że może być

wynikiem np. błędu oprogramowa-

nia mikrokontrolera. Równie groźny

(i tak samo raczej mało prawdopo-

dobny w dobrze zaprojektowanym

systemie) może być przepływ prądu

przez dwa połączone ze sobą wyj-

ścia (niekoniecznie należące do ukła-

dów zasilanych różnymi napięciami)

jeśli jedno z tych wyjść znajduje się

w stanie wysokim, drugie zaś w ni-

skim. Jak łatwo wywnioskować przy-

glądając się schematom stopni wyj-

ściowych, nastąpi wówczas zwarcie

linii zasilającej układ, którego wyj-

Rys. 20. Stopnie wyjściowe układów CMOS i NMOS

Elektronika Praktyczna 1/2005

P O D Z E S P O Ł Y

Rys. 21. Stopień wyjściowy Open

Collector

w kolumnie: Roboczy zakres napięć

zasilających . W kolumnie Standard

poziomów... zawarto standardy pozio-

mów logicznych (TTL, CMOS, LVC-

MOS, LVTTL), z którymi są zgodne

poszczególne serie układów. Najważ-

niejsze, z punktu widzenia możliwo-

ści współpracy, są kolumny Toleran-

cja napięć... . Podano w niej dopusz-

czalne wartości napięć wejściowych

i wyjściowych, jakie mogą być do-

prowadzone do końcówek logicznych

układu. Są one „wzięte” z grupy da-

nych zalecanych, a więc takich przy

których można bezpiecznie pracować

w normalnych warunkach. W niektó-

rych przypadkach, w katalogach pa-

rametry te nie są podawane i wte-

dy zostały przepisane w nawiasach

z rubryk Wartości absolutne . Należy

pamiętać, że przekroczenie wartości

absolutnych grozi nieodwracalnym

uszkodzeniem układu. W pewnych

przypadkach parametry katalogowe

zostały uzupełnione o dodatkowe wa-

runki, dla których obowiązują (opisa-

ne w legendzie pod tabelą).

Poznaliśmy chyba już wszystkie

zagrożenia z jakimi możemy się spo-

tkać łącząc układy cyfrowe zasila-

ne różnymi napięciami. Generalnym

problemem konstruktora jest zapew-

nienie kompatybilności poziomów lo-

gicznych, a metody, jakimi ten cel

ma być osiągnięty powinny uwzględ-

niać wszystkie powyższe ostrzeżenia.

Dopasowanie pojedynczych linii cy-

frowych można realizować „na pie-

chotę”, wykorzystując zwykłe bramki

wykonane w odpowiedniej technolo-

gii. Bardzo przydatna okazuje się do

tego rodzina Little Logic, ale można

stosować również układy standardo-

we (duże). Do translacji wyższego

napięcia do niższego wykorzystuje

się często wejściową tolerancję na-

pięciową wybranych serii układów

scalonych. W bardziej złożonych sys-

temach, w szczególności wtedy, gdy

istnieje potrzeba dopasowywania do

siebie wieloliniowych szyn, pomocne

mogą być specjalnie przeznaczone

do tego celu układy translatorów po-

ziomów. Do tej grupy układów mo-

żemy ponadto zaliczyć wielobitowe

drivery, translatory, multipleksery i

przełączniki. Chyba wszyscy znaczą-

cy producenci mają w swojej ofercie

bogatą kolekcję układów tego typu.

W następnej części artykułu zostaną

przedstawione przykładowe realiza-

cje praktyczne interfejsów dla logiki

wielonapięciowej.

Jarosław Doliński, EP

jaroslaw.dolinski@ep.com.pl

napięciowych. Pomocna może być w

tym tab. 1 (przedstawiona w pierw-

szej części artykułu), w której ze-

brano parametry napięciowe różnych

serii układów cyfrowych. Tabela ta

została opracowana na podstawie

not katalogowych firmy Texas Instru-

ments. Kolumna Szereg napięć za-

silających zawiera typowe dla ukła-

dów cyfrowych napięcia zasilające.

Są one równe: 5 V, 3,3 V, 2,5 V, 1,8 V,

1,5 V, 1,2 V, 0,8 V. Dla zapewnienia

jak najlepszych warunków współ-

pracy układów cyfrowych, zasilacze

urządzeń powinny być projektowane

zgodnie z tymi wartościami. Fizycz-

ne zakresy pracy układów rozciągają

się najczęściej na ciągły przedział od

wartości minimalnej, do maksymal-

nej. Parametr ten jest umieszczony

Rys. 22. Możliwość zwarcia zasilania

przez nieprawidłowo wysterowane

wyjścia układów cyfrowych CMOS

Rys. 23. Stopień wyjściowy typu Auto3-State

Elektronika Praktyczna 1/2005

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: