example.txt

(0 KB) Pobierz 
// DSCH Ver 3.0
// 2013-11-07 20:54:23
// example.sch

module example( in1,in2,in3,out1);
 input in1,in2,in3;
 output out1;
 wire w4,;
 and #(16) and3_1(out1,in1,in3,w4);
 not #(10) inv_2(w4,in2);
endmodule

// Simulation parameters in Verilog Format
always
#1000 in1=~in1;
#2000 in2=~in2;
#4000 in3=~in3;

// Simulation parameters
// in1 CLK 10 10
// in2 CLK 20 20
// in3 CLK 40 40

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika:

Zgłoś jeśli naruszono regulamin